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各有关单位：

　　为大力促进国内IC设计人员的迅速成长，培养熟练使用现代化工具设计集成电路的IC人才，及时掌握国外先进的技术，填补国内IC人才匮乏、技术相对落后的局面，信息产业部电子信息中心及中国信息化推进联盟将于2003年9月12日至26日在新加坡组织集成电路设计培训及实践与考察活动（IC-Design）。

　　该培训的参加对象是从事集成电路设计与研发的专业人员，或具备电子工程专业学士以上学位的相关人员。培训人数控制在25人以内。本次活动得到了新加坡电脑集团和新波信息科技有限公司的大力支持。欢迎相关单位派人参加。

一、课程概述

针对IC设计中的最新工业方法论与流程，对学员进行理论与实践相结合的系统培训。

二、培训目标

　　1.系统介绍IC设计原理，为学员充分提供运用FPGA & ASIC、System-On-Chip等进行实际IC设计的场所与机会；

　　2.课程结束后，学员将对总体IC设计的设计方法论、流程、方法和技术具有全面的认知；

　　3.学员将通过实践课程积累宝贵经验。

三、课程特色

　　1.理论与实践相结合，全面提升整个培训过程的教学质量；

　　2.通过SCS全面的服务网，安排学员在投资数千万美元的设计室进行IC设计方面的大量实践，并安排学员对知名机构和公司在IC设计方面的特殊参观，使学员获得第一手的知识信息和宝贵经验；

　　3.由在IC设计领域富有多年实践经验的资深讲师授课，突出实战技巧。

四、讲师简介

　　授课：

　　Joel Chong：13年的著名跨国公司集成电路设计中心IC设计经验；

　　Rajinder Dhillon：10年著名跨国公司IC设计经验；

　　实践指导：

　　Leslie Goh：3年IC设计经验。

五、IC 设计课程纲要

时间（天）	内容
-	会议人员报到，乘坐北京-新加坡航班前往新加坡
1	休整，欢迎晚宴，与新加坡电脑集团高层人士交流
2	1. IC技术概述 - Analog 与 Digital,Bipolar, ECL, CMOS, Gate Array, Cell Base, FPGA（模拟与数字，双极， ECL， CMOS，门矩阵，Cell Base，FPGA） 2. IC设计技术概述 - Transistor Layout, Schematic Capture, State Machine, High Level Language (VHDL 与 Verilog)（晶体管布局，线路设计，状态机，高级语言( VHDL 与 Verilog)） 3. CAD工具概述 - Editor 与 Synthesis, Simulation 与 Timing Analysis, Test Vector 与 Design-For-Test, Place & Route 与 Floor plan（编辑与合成，仿真与适时分析，矢量测试与测试设计，布线与平面图） 4. 介绍前端IC 设计 - Basic of Verilog, Finite State Machines（Verilog基础，有限状态机）
3	介绍模拟 & 综合
4 (实践)	1. 运用Verilog设计编码 2. 模拟练习 3. 综合练习
5	介绍后端IC 设计- Floor Plan, Layout, Design-For-Test（平面图，布局图，测试设计）
6	休息
7	休息
8	SOC概述及实务 ——System-On-Chip
9	FPGA 原型流
10 (实践)	1. 运用FPGA的原型 2. 设置&安排&编程FPGA
11	系统C与动作讲演
12	休息
13	休息
14	回国

六、联系方式：

　　中国信息化推进联盟　秘书处　郭晴　丁睿

　　电话：（010）68208437，65610996-229，13910743577

　　传真：（010）68207837

七、注意事项：

　　1.报名费人民币1000元/人；培训费人民币45000元/人，包括签证费，机票（中新往返），食宿、当地交通，授课费及实践费；（2003年8月1日前交齐培训费用者，免收报名费）；

　　2.参加培训人员须于8月28日前将个人护照交给会务组；

　　3.帐户：信息产业部电子信息中心信息技术培训中心；开户银行：建行北京长安支行复兴路分理处；帐号：2610017026。

二零零三年六月

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　　报名者请将此表传真至：010-68207837